• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    本發明提供一種快閃記憶體控制器。於一實施例中，該快閃記憶體控制器耦接至多個快閃記憶體，包括一驅動電流產生器以及一處理器。該驅動電流產生器產生一驅動電流以驅動該等快閃記憶體。該處理器計算該等快閃記憶體之一數目，依據該數目產生一驅動電流值，以及指示該驅動電流產生器產生大小大於或等於該驅動電流值之該驅動電流。其中當該數目愈大時該處理器依據該數目所產生之該驅動電流值愈高。
    公开号:TW201322267A
    申请号:TW100142225
    申请日:2011-11-18
    公开日:2013-06-01
    发明作者:Chun-Yi Lo；Jen-Hsin Weng
    申请人:Silicon Motion Inc；
    IPC主号:G06F12-00
    专利说明:
    快閃記憶體控制器以及產生快閃記憶體之驅動電流之方法
    本發明係有關於快閃記憶體，特別是有關於快閃記憶體之控制器。
    快閃記憶體需要驅動電流以驅動其運作。一般而言，快閃記憶體的驅動電流係由控制器提供。控制器提供固定大小的驅動電流以驅動其所控制器的快閃記憶體。由於單一快閃記憶體所能儲存的資料量有限，一般而言一個電子裝置中雖然僅有一個控制器，但控制器可能控制多個快閃記憶體以提高電子裝置的資料儲存量。
    隨著電子裝置的資料儲存量增加，控制器所控制的快閃記憶體數目也愈來愈多。第1圖為控制多個快閃記憶體的控制器102之示意圖。控制器102提供的總驅動電流需要維持8個快閃記憶體111~118的資料存取運作。由於控制器所提供的總驅動電流大小係固定的，在多個快閃記憶體共享總驅動電流的情形下，每一快閃記憶體僅分配到部分驅動電流。當控制器控制了數目在四個以下的快閃記憶體時，控制器所提供的驅動電流仍可推動快閃記憶體之正確運作。當控制器控制了數目超過四個的快閃記憶體時，由於每一快閃記憶體僅分配到極小的驅動電流，快閃記憶體便難以維持精確的運作，容易產生資料存取之錯誤。
    第2A圖為一快閃記憶體在適當大小的驅動電流驅動下輸出的資料信號之示意圖。在適當大小的驅動電流驅動下，快閃記憶體輸出的資料信號的上升時間(rising time)為1.2ns，而振幅為3.3V。然而，當快閃記憶體的驅動電流過低時，由於驅動電流所能提供的電力不足，快閃記憶體內部產生的訊號會具有較大的衰減與較高的雜訊，容易造成錯誤的運作。第2B圖為一快閃記憶體在過低的驅動電流驅動下產生的資料輸出信號之示意圖。在過低的驅動電流驅動下，快閃記憶體輸出的資料信號的上升時間明顯的延長為4.45ns，而振幅縮小為2.8V，容易導致控制器對讀出資料值之判別的錯誤。為了維持快閃記憶體之資料存取的正確性，需要提供快閃記憶體合適大小的驅動電流。因此，需要提供一種快閃記憶體控制器，以產生合適之驅動電流。
    有鑑於此，本發明之目的在於提供一種快閃記憶體控制器，以解決習知技術存在之問題。於一實施例中，該快閃記憶體控制器耦接至多個快閃記憶體，包括一驅動電流產生器以及一處理器。該驅動電流產生器產生一驅動電流以驅動該等快閃記憶體。該處理器計算該等快閃記憶體之一數目，依據該數目產生一驅動電流值，以及指示該驅動電流產生器產生大小大於或等於該驅動電流值之該驅動電流。其中當該數目愈大時該處理器依據該數目所產生之該驅動電流值愈高。
    本發明提供一種產生快閃記憶體之驅動電流之方法。首先，計算耦接至一快閃記憶體控制器之多個快閃記憶體之一數目。接著，依據該數目產生一驅動電流值。接著，指示一驅動電流產生器產生大小大於或等於該驅動電流值之一驅動電流，以驅動該等快閃記憶體。其中當該數目愈大時依據該數目所產生之該驅動電流值愈高。
    為了讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉數較佳實施例，並配合所附圖示，作詳細說明如下：
    第3圖為依據本發明之一電子裝置300的示意圖。電子裝置300包括一控制器302以及N個快閃記憶體331~33N。控制器302包括多個晶片致能接腳CE1、CE2、CE3、…、CEN，分別耦接至多個快閃記憶體331、332、333、…、33N。於一實施例中，控制器302包括處理器312、以及驅動電流產生器314。處理器312與多個快閃記憶體331、332、333、…、33N間分別耦接一命令線CMD1、CMD2、CMD3、…、CMDN，並經由該等命令線傳送資料存取命令至快閃記憶體331~33N。當快閃記憶體331~33N執行所接收的資料存取命令後，快閃記憶體331~33N亦經由該等命令線分別傳送回應訊息至處理器312。
    驅動電流產生器314產生一驅動電流，該驅動電流經過晶片致能接腳CE1、CE2、CE3、…、CEN分別驅動快閃記憶體331、332、333、…、33N。於一實施例中，控制器302包括一驅動電流值暫存器318。驅動電流值暫存器318中儲存一驅動電流值。當驅動電流值暫存器318中儲存驅動電流值時，驅動電流產生器314可產生大小大於或等於驅動電流值之驅動電流。因此，處理器312可藉由更改驅動電流值暫存器318中儲存的驅動電流值而變更驅動電流的大小。
    處理器312可偵測控制器302所耦接之多個快閃記憶體的數目N，並依據快閃記憶體的數目N設定驅動電流值暫存器318中儲存的驅動電流值大小，以使驅動電流產生器314產生大小適中的驅動電流以供應快閃記憶體331~33N。於一實施例中，當快閃記憶體的數目N愈大，處理器312所決定的驅動電流值愈大，以確保每一快閃記憶體331~33N均能分配到合適大小的驅動電流。於一實施例中，處理器312依據一公式決定對應數目N的驅動電流值，其中該公式反映快閃記憶體的數目N與該驅動電流值之對應關係。
    於另一實施例中，控制器302包括一隨機存取記憶體316。隨機存取記憶體316中儲存一驅動電流表320，該驅動電流表320中紀錄多個快閃記憶體數目與分別對應該等快閃記憶體數目之多個驅動電流預設值。因此，當處理器312計算出控制器302所耦接之快閃記憶體的數目N後，處理器312便可依據驅動電流表320查詢對應於快閃記憶體的數目N之驅動電流預設值，以作為驅動電流值暫存器318儲存之驅動電流值。
    第5圖為依據本發明之驅動電流表320之一實施例的示意圖。舉例來說，當控制器302所控制的快閃記憶體之數目為1，驅動電流預設值為4mA。當控制器302所控制的快閃記憶體之數目為4，驅動電流預設值為8mA。當控制器302所控制的快閃記憶體之數目為64，驅動電流預設值為64mA。因此，快閃記憶體之數目愈高，處理器312決定的驅動電流值也愈大，以使驅動電流產生器314產生符合快閃記憶體之數目多寡的驅動電流。
    第4圖為依據本發明之依據快閃記憶體數目決定驅動電流大小之方法400的流程圖。首先，電子裝置300之電源被打開。由於此時控制器302之各晶片致能接腳未必皆會耦接至快閃記憶體，因此處理器312分別決定控制器302之多個晶片致能接腳CE1、CE2、…、CEN是否耦接到快閃記憶體(步驟402)。於一實施例中，處理器312依據晶片致能接腳之電位決定是否晶片致能接腳耦接至一快閃記憶體，並進而決定耦接至控制器302之快閃記憶體之總數目N。
    接著，處理器312分別向快閃記憶體331、332、…、33N發送一特定命令(步驟404)。當快閃記憶體接收到特定命令後，快閃記憶體會向處理器312傳送回應訊息，而處理器312再依據所接收到的回應訊息決定快閃記憶體的總數目N(步驟406)。於一實施例中，該特定命令為一讀取快閃記憶體辨識號(read flash identifier)命令，要求該等快閃記憶體331~33N讀取其辨識號。因此，處理器312可依據所接收到的快閃記憶體辨識號之個數而決定快閃記憶體的數目N。於另一實施例中，該特定命令為讀取命令或寫入命令。當快閃記憶體回傳讀取回應訊息或寫入回應訊息之後，處理器312可依據所接收到的讀取回應訊息或寫入回應訊息之個數而決定快閃記憶體的數目N。
    當處理器312決定快閃記憶體的數目N後，便可依據依據快閃記憶體之數目N查詢驅動電流表320(步驟408)，從而得到對應於快閃記憶體之數目N的一驅動電流值。接著，處理器312將該驅動電流值儲存至驅動電流值暫存器318(步驟410)，以完成驅動電流值的設定。接著，驅動電流產生器314產生大小大於或等於該驅動電流值之驅動電流以驅動快閃記憶體331~33N(步驟412)。由於驅動電流的大小係依據快閃記憶體之數目N而決定，因此驅動電流可以有充足的電力以驅動所有被控制器302所控制的快閃記憶體331~33N，而不會發生因驅動電力不足導致的訊號衰減及雜訊過高的情形，以避免資料存取的錯誤發生。
    雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技術者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
    (第1圖)
    102．．．控制器
    111-118．．．快閃記憶體
    (第3圖)
    300．．．電子裝置
    320．．．驅動電流表
    302．．．控制器
    331-33N．．．快閃記憶體
    312．．．處理器
    314．．．驅動電流產生器
    316．．．隨機存取記憶體
    318．．．驅動電流值暫存器
    第1圖為控制多個快閃記憶體的控制器之示意圖；
    第2A圖為一快閃記憶體在適當大小的驅動電流驅動下輸出的資料信號之示意圖；
    第2B圖為一快閃記憶體在過低的驅動電流驅動下產生的資料輸出信號之示意圖；
    第3圖為依據本發明之一電子裝置的示意圖；
    第4圖為依據本發明之依據快閃記憶體數目決定驅動電流大小之方法的流程圖；以及
    第5圖為依據本發明之驅動電流表之一實施例的示意圖。
    300．．．電子裝置
    320．．．驅動電流表
    302．．．控制器
    331-33N．．．快閃記憶體
    312．．．處理器
    314．．．驅動電流產生器
    316．．．隨機存取記憶體
    318．．．驅動電流值暫存器
    权利要求:
    Claims (16)
    [1] 一種快閃記憶體控制器，耦接至多個快閃記憶體，包括：一驅動電流產生器，產生一驅動電流以驅動該等快閃記憶體；以及一處理器，計算該等快閃記憶體之一數目，依據該數目產生一驅動電流值，以及指示該驅動電流產生器產生大小大於或等於該驅動電流值之該驅動電流；其中當該數目愈大時該處理器依據該數目所產生之該驅動電流值愈高。
    [2] 如申請專利範圍第1項所述之快閃記憶體控制器，其中該快閃記憶體控制器經由多個晶片致能(chip enable)接腳耦接至該等快閃記憶體，而該處理器依據該等晶片致能接腳之電位決定該等快閃記憶體之該數目。
    [3] 如申請專利範圍第1項所述之快閃記憶體控制器，其中該快閃記憶體控制器分別向該等快閃記憶體發送一特定命令，自該等快閃記憶體接收對應於該特定命令之多個回應訊息，並依據該等回應訊息決定該等快閃記憶體之該數目。
    [4] 如申請專利範圍第3項所述之快閃記憶體控制器，其中該特定命令要求該等快閃記憶體讀取該等快閃記憶體之辨識號(identifier)，而該等回應訊息為該等快閃記憶體回傳至該快閃記憶體控制器的該等辨識號。
    [5] 如申請專利範圍第3項所述之快閃記憶體控制器，其中該特定命令要求該等快閃記憶體存取該等快閃記憶體中儲存之資料，且該等回應訊息為該等快閃記憶體回傳至該快閃記憶體控制器的資料存取之執行狀態。
    [6] 如申請專利範圍第1項所述之快閃記憶體控制器，其中該快閃記憶體控制器更包括一驅動電流值暫存器，該處理器將該驅動電流值儲存至該驅動電流值暫存器，而該驅動電流產生器依據該驅動電流值暫存器儲存之該驅動電流值產生該驅動電流。
    [7] 如申請專利範圍第1項所述之快閃記憶體控制器，其中該處理器依據一公式決定該驅動電流值，該公式反映該數目與該驅動電流值之對應關係。
    [8] 如申請專利範圍第1項所述之快閃記憶體控制器，其中該快閃記憶體控制器包括一隨機存取記憶體，該隨機存取記憶體中儲存一驅動電流表，該驅動電流表中紀錄多個快閃記憶體數目與分別對應該等快閃記憶體數目之多個驅動電流預設值，而該處理器由該驅動電流表中查詢對應該數目之該驅動電流預設值以作為該驅動電流值。
    [9] 一種產生快閃記憶體之驅動電流之方法，包括下列步驟：計算耦接至一快閃記憶體控制器之多個快閃記憶體之一數目；依據該數目產生一驅動電流值；以及指示一驅動電流產生器產生大小大於或等於該驅動電流值之一驅動電流，以驅動該等快閃記憶體；其中當該數目愈大時依據該數目所產生之該驅動電流值愈高。
    [10] 如申請專利範圍第9項所述之產生快閃記憶體之驅動電流之方法，其中該快閃記憶體控制器經由多個晶片致能(chip enable)接腳耦接至該等快閃記憶體，而該數目之計算步驟包括依據該等晶片致能接腳之電位決定該等快閃記憶體之該數目。
    [11] 如申請專利範圍第9項所述之產生快閃記憶體之驅動電流之方法，其中該數目之計算步驟包括：自該快閃記憶體控制器分別向該等快閃記憶體發送一特定命令；自該等快閃記憶體接收對應於該特定命令之多個回應訊息；以及依據該等回應訊息決定該等快閃記憶體之該數目。
    [12] 如申請專利範圍第11項所述之產生快閃記憶體之驅動電流之方法，其中該特定命令要求該等快閃記憶體讀取該等快閃記憶體之辨識號(identifier)，而該等回應訊息為該等快閃記憶體回傳至該快閃記憶體控制器的該等辨識號。
    [13] 如申請專利範圍第11項所述之產生快閃記憶體之驅動電流之方法，其中該特定命令要求該等快閃記憶體存取該等快閃記憶體中儲存之資料，且該等回應訊息為該等快閃記憶體回傳至該快閃記憶體控制器的資料存取之執行狀態。
    [14] 如申請專利範圍第9項所述之產生快閃記憶體之驅動電流之方法，其中該指示步驟包括：以該快閃記憶體控制器一驅動電流值暫存器儲存該驅動電流值；以及使該驅動電流產生器依據該驅動電流值暫存器儲存之該驅動電流值產生該驅動電流。
    [15] 如申請專利範圍第9項所述之產生快閃記憶體之驅動電流之方法，其中該驅動電流值之產生步驟包括依據一公式決定該驅動電流值，其中該公式反映該數目與該驅動電流值之對應關係。
    [16] 如申請專利範圍第9項所述之產生快閃記憶體之驅動電流之方法，其中該驅動電流值之產生步驟包括：以該快閃記憶體控制器包括之一隨機存取記憶體儲存一驅動電流表，其中該驅動電流表中紀錄多個快閃記憶體數目與分別對應該等快閃記憶體數目之多個驅動電流預設值；以及由該驅動電流表中查詢對應該等快閃記憶體之該數目之該驅動電流預設值以作為該驅動電流值。
    类似技术:
    公开号 | 公开日 | 专利标题
    US10740263B2|2020-08-11|Apparatuses and methods for variable latency memory operations
    KR101242809B1|2013-03-12|온도 기반 ｄｒａｍ 리프레시
    KR20180085184A|2018-07-26|로우 해머링을 개선할 수 있는 메모리 모듈 및 이의 동작 방법
    US10388398B2|2019-08-20|Memory apparatus including a command controller
    US20040059968A1|2004-03-25|Method and apparatus for monitoring component latency drifts
    JP2019023863A5|2020-05-07|
    US7719916B2|2010-05-18|Semiconductor memory device
    KR20170044347A|2017-04-25|메모리 장치 및 메모리 장치의 동작 방법
    US9529536B2|2016-12-27|Semiconductor memory device, memory system including the same, and operating method thereof
    KR950007083A|1995-03-21|에러 자체정정회로를 갖는 반도체 메모리소자
    TWI488186B|2015-06-11|快閃記憶體控制器以及產生快閃記憶體之驅動電流之方法
    CN107578790A|2018-01-12|命令窗口生成器和具有命令窗口生成器的存储器装置
    CN106057231A|2016-10-26|半导体器件和半导体系统
    US9368236B2|2016-06-14|Semiconductor memory apparatus and test method thereof
    CN105489237A|2016-04-13|选通信号间隔检测电路及包括其的存储系统
    US10761969B2|2020-09-01|Nonvolatile memory device and operation method thereof
    US20110238879A1|2011-09-29|Sorting movable memory hierarchies in a computer system
    KR20100128045A|2010-12-07|반도체 메모리 장치의 셀프 리프레시 주기 측정 방법
    US9508410B1|2016-11-29|Semiconductor device having a secondary address generating unit for generating address signal in response to address signal from a first address generating unit
    CN109493911A|2019-03-19|存储器控制器的操作方法、以及存储器件及其操作方法
    CN104681094A|2015-06-03|半导体存储器装置
    US11189332B2|2021-11-30|Voltage controller and memory device including same
    KR20210083228A|2021-07-06|메모리 저장 장치 및 동작 방법
    TWM609546U|2021-03-21|用於行動記憶體的測試裝置
    JP2020144589A|2020-09-10|メモリシステム
    同族专利:
    公开号 | 公开日
    US8966162B2|2015-02-24|
    US20130132649A1|2013-05-23|
    TWI488186B|2015-06-11|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    JP4694040B2|2001-05-29|2011-06-01|ルネサスエレクトロニクス株式会社|半導体記憶装置|
    JP2003216484A|2002-01-18|2003-07-31|Nec Custom Technica Ltd|駆動能力設定方法、駆動能力設定プログラム及び駆動回路|
    EP1688866A4|2003-11-28|2009-03-25|Panasonic Corp|RECORDING APPARATUS|
    US6898126B1|2003-12-15|2005-05-24|Powerchip Semiconductor Corp.|Method of programming a flash memory through boosting a voltage level of a source line|
    US7146159B1|2003-12-23|2006-12-05|Sprint Communications Company L.P.|Over-the-air card provisioning system and method|
    US20060053247A1|2004-09-08|2006-03-09|Hugo Cheung|Incremental erasing of flash memory to improve system performance|
    US20060069896A1|2004-09-27|2006-03-30|Sigmatel, Inc.|System and method for storing data|
    KR100897298B1|2007-12-27|2009-05-14|인디링스|읽기 신호 타이밍을 조정하는 플래시 메모리 장치 및플래시 메모리 장치의 읽기 제어 방법|
    JP5489434B2|2008-08-25|2014-05-14|株式会社日立製作所|フラッシュメモリ搭載ストレージ装置|
    US8074040B2|2008-09-23|2011-12-06|Mediatek Inc.|Flash device and method for improving performance of flash device|
    US8001318B1|2008-10-28|2011-08-16|Netapp, Inc.|Wear leveling for low-wear areas of low-latency random read memory|
    KR101094917B1|2009-11-30|2011-12-15|주식회사 하이닉스반도체|전원 회로 및 이를 이용한 반도체 메모리 회로|
    US8924626B2|2010-04-29|2014-12-30|Sandisk Technologies Inc.|Phased NAND power-on reset|
    WO2012001917A1|2010-06-29|2012-01-05|パナソニック株式会社|不揮発性記憶システム、メモリシステム用の電源回路、フラッシュメモリ、フラッシュメモリコントローラ、および不揮発性半導体記憶装置|CN108597470B|2018-05-08|2021-01-01|Tcl华星光电技术有限公司|显示装置驱动系统及方法和显示装置|
    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    TW100142225A|TWI488186B|2011-11-18|2011-11-18|快閃記憶體控制器以及產生快閃記憶體之驅動電流之方法|TW100142225A| TWI488186B|2011-11-18|2011-11-18|快閃記憶體控制器以及產生快閃記憶體之驅動電流之方法|
    US13/680,879| US8966162B2|2011-11-18|2012-11-19|Flash memory controller and method for generating a driving current for flash memories|
    [返回顶部]